Дж. Кеоун - OrCAD PSpice. Анализ электрических цепей

.subckt 7406 A Y

+ optional: DPWR=$G_DPWR DGND=$G_DGND

+ params: MNTYMXDLY=0 IC_LEVEL=0

01 inv DPWR DGND

+ AY

+ D_06 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_06 ugate (

+ tplhty=10ns tplhmx=15ns

+ tphlty=15ns tphlmx=23ns

+ )

7407 шесть буферов/драйверов с высоковольтными выходами и открытым коллектором

Источник: The TTL Data Book, Vol. 2, 1985, Texas Instruments.

.subckt 7407 A Y

+ optional: DPWR=$G_DPWR DGND=$G_DGND

+ params: MNTYMXDLY=0 IC_LEVEL=0

U1 buf DPWR DGND

+ A Y

+ D_07 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_07 ugate (

+ tplhty=6ns tplhmx=10ns

+ tphlty=20ns tphlmx=30ns

+ )

7408 четыре 2-входовых положительных И

Источник: The TTL Data Book, Vol. 2, 1985, Texas Instruments.

.subckt 7408 А В Y

+ optional: DPWR=$G_DPWR DGND=$G_DGND

+ params: MNTYMXDLY= 0 IO_LEVEL=0

U1 and(2) DPWR DGND

+ А В Y

+ D_0S IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_08 ugate (

+ tplhty=17.5ns tplhmx=27ns

+ tphlty=12ns tphlmx=19ns +

)

7409 четыре 2-входовых положительных И с открытым коллектором

Источник: The TTL Data Book, Vol. 2, 1985, Texas Instruments.

.subckt 7409 А В Y

+ optional: DPWR=$G_DPWR DGND=$G_DGND

+ params: MNTYMXDLY=0 IO_LEVEL=0

U1 and (2) DPWR DGND

+ А В Y

+ D_09 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_09 ugate (

+ tplhty=21ns tplhmx=32ns

+ tphlty=16ns tphlmx=24ns +

)

7410 три 3-входовых положительных И-НЕ

Источник: TheTTL Data Book, Vol. 2, 1985, Texas Instruments.

.subckt 7410 А В С Y

+ optional: DPWR=$G_DPWR DGND=$G_DGND

+ params: MNTYMXDLY=0 IO_LEVEL=0 U1

nand(3) DPWR DGND

+ ABC Y

+ D_10 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_10 ugate (

+ tplhty=11ns tplhmx=22ns

+ tphlty=7ns tphlmx=15ns

+ )

7411 три 3-входовых положительных И

Источник: 1989 National Semiconductor.

.subckt 7411 А В С Y

+ optional: DPWR=$G_DPWR DGND=$G_DGND

+ params: MNTYMXDLY=0 IO_LEVEL=0

U1 and(3) DPWR DGND

+ ABC Y

+ D_11 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_11 ugate (

+ tplhmx=27ns

+ tphlmx=19ns

+ )

7412 три 3-входовых положительных И-НЕ с открытым коллектором

Источник: TheTTL Data Book, Vol. 2, 1985, Texas Instruments.

.subckt 7412 А В С Y

+ optional: DPWR=$G_DPWR DGND=$G_DGND

+ params: MNTYMXDLY=0 IO_LEVEL=0

U1 nand(3) DPWR DGND

+ ABC Y

+ D_12 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_12 ugate (

+ tplhty=35ns tplhmx=45ns

+ tphlty=8ns tphlmx=15ns

+ )

7413 два 4-входовых положительных И-НЕ с триггерами Шмитта

Источник: The TTL Data Book, Vol. 2, 1985, Texas Instruments.

.subckt 7413 А В С D Y

+ optional: DPWR=$G_DPWR DGND=$G_DGND

+ params: MNTYMXDLY=0 IO_LEVEL=0

U1 nand(4) DPWR DGND

+ А В С D Y

+ D_13 IO_STD_ST MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_13 ugate (

+ tplhty=18ns tplhmx=27ns

+ tphlty=15ns tphlmx=22ns

+ )

Примечание: Эти приборы моделировались просто как схемы И-НЕ. Гистерезис моделировался в интерфейсе AtoD.

7414 шесть инверторов с триггерами Шмитта

Источник: The TTL Data Book, Vol. 2, 1985, Texas Instruments.

.subckt 7414 A Y

+ optional: DPWR=$G_DPWR DGND=$G_DGND +

params: MNTYMXDLY=0 IO_LEVEL=0

U1 inv DPWR DGND

+ A Y

+ D_14 IO_STD_ST MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_14 ugate (

+ tplhty=15ns tplhmx=22ns

+ tphlty=15ns tphlmx=22ns

+ )

Примечание: Эти приборы моделировались просто как инверторы. Гистерезис моделировался в интерфейсе AtoD.

7420 два 4-входовых положительных И-НЕ

Источник: The TTL Data Book, Vol. 2, 1985, Texas Instruments.

.subckt 7420 А В С D Y

+ optional: DPWR=$G_DPWR DGND=$G_DGND

+ params: MNTYMXDLY=0 IO_LEVEL=0

U1 nand (4) DPWR DGND

+ А В С D Y

+ D_2 0 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_20 ugate (

+ tplhty=12ns tplhmx=22ns

+ tphlty=8ns tphlmx=15ns

+ )

7427 три 3-входовых положительных ИЛИ-НЕ

Источник: The TTL Data Book, Vol. 2, 1985, Texas Instruments.

.subckt 7427 А В С Y

+ optional DPWR=$G_DPWR DGND= $G_DGND

+ params: MNTYMXDLY=0 IO_LEVEL=0

U1 nor(3) DPWR DGND

+ ABC Y

+ D_27 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_27 ugate (

+ tplhty=10ns tplhmx=15ns

+ tphlty=7ns tphlrax=11ns

+ )

7451И-ИЛИ с инверсным выходом

Источник: The TTL Data Book, Vol. 2, 1985, Texas Instruments.

subckt 7451 ABCDY

+ optional: DPWR=$G_DPWR DGND=$G_DGND

+ params: MNTYMXDLY=0 IO_LEVEL=0

U1 aoi(2,2) DPWR DGND

+ А В С D Y

+ D_51 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

7470 запускаемый фронтом JK-триггер с предустановкой, очисткой и схемой И на входе

Источник: The TTL Data Book, Vol. 2,1985, Texas Instruments.

.subckt 7470 CLK PREBAR CLRBAR J1 J2 JBAR K1 K2 KBAR Q QBAR

+ optional: DPWR=$G_DPWR DGND=$G_DGND

+ params: MNTYMXDLY= 0 IO_LEVEL=0

U1V inva(3) DPWR DGND

+ CLK JBAR KBAR CLKBAR J3 K3

+ D0_GATE IO_STD IO_LEVEL={IO_LEVEL}

U2A anda(3,2) DPWR DGND

+ J3 J1 J2 K3 K1 K2 J K

+ D0_GATE IO_STD IO_LEVEL={IO_LEVEL}

U3 jkff(1) DPWR DGND

+ PREBAR CLRBAR CLKBAR J K Q QBAR

+ D_7 0 IQ_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

7473 два JK-триггера с очисткой

Источник: The TTL Data Book, Vol. 2, 1985, Texas Instruments.

.subckt 7473 CLK CLRBAR J K (

+ optional: DPWR=$G_DPWR DGND=$G_DGND

+ params: MNTYMXDLY=0 IO_LEVEL=0

UIBUF bufa(3) DPWR DGND

+ CLRBAR J K CLRBAR_BUF J_BUF K_BUF

+ D0_GATE IO_STD IO_LEVEL={IO_LEVEL}

U2BUF buf DPWR DGND

+ CLK CLK_BUF

+ D_73_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

U1 inva(3) DPWR DGND

+ CLKJBUF J_BUF K_BUF CLKBAR JB KB

+ D0_GATE IO_STD

U2A ao(3, 2) DPWR DGND

+ J_BUF QBAR_BUFD K_BUF J_BUF KB $D_HI W1

+ D_73_3 IO_STD MNTYMXDLY={MNTYMXDLY}

U2B ao(3,2) DPWR DGND

+ J_BUF K_BUF Q_BUFD $D_HI JB K_BUF W2

+ D_73_3 IO_STD MNTYMXDLY={MNTYMXDLY}

U3 srff(1) DPWR DGND

+ $D_HI CLRBAR_BUF CLK_BUF W1 W2 Y YB

+ D_73_1 IO_STD MNTYMXDLY={MNTYMXDLY}

U4 srff(1) DPWR DGND

$D_HI CLRBAR_BUF CLKBAR Y YB QBUF QBAR_BUF

+ D_73_2 IC_STD MNTYMXDLY={MNTYMXDLY}

UOBUF bufa (2) DPWR DGND

+ QBUF QBAR_BUF Q QBAR

+ D_73_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

UBUF bufa(2) DPWR DGND

+ QBUF QBAR_BUF Q_BUFD QBAR_BUFD

+ D_73_3 IO_STD MNTYMXDLY={MNTYMXDLY}

.ends

7474 два запускаемых фронтом D-триггера с предустановкой и очисткой

Источник: The TTL Data Book, Vol. 2, 1985, Texas Instruments.

.subckt 7474 1CLRBAR ID 1CLK 1PREBAR 1Q 1QBAR

+ optional: DPWR=$G_DPWR DGND=$G_DGND

+ params: MNTYMXDLY=0 IO_LEVEL=0

UFF1 dff(1) DPWR DGND

+ 1PREBAR 1CLRBAR 1CLK ID 1Q 1QBAR

+ D_7 4 IO_STD MNTYMXDLY={MNTYMXPLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_74 ueff (

+ twpclmn=30ns twclklmn=37ns

+ twclkhmn=30ns tsudclkmn=20ns

+ thdclkmn=5ns tppcqlhmx=25ns

+ tppcqhlmx=40ns tpclkqlhty=14ns

+ tpclkqlhmx=25ns tpclkqhlty=20ns + tpclkqhlmx=40ns

+ )

Источник: Copyright 1989,1990, 1991, 1992 by MicroSim Corporation.

Параметры в этой образцовой библиотеке были получены из TTL Data Book, vol. 2, 1985, Texas Instruments, 1-21 to 1-28, 3-4 to 3-9 and 3-79 to 3-81.

Подсхемы AtoD и DtoA

Подсхемы этой библиотеки используются, чтобы преобразовать аналоговые сигналы в цифровые (AtoD — ANALOG to DIGITAL) и цифровые сигналы в аналоговые сигналы (DtoA - DIGITAL to ANALOG). Опция цифрового моделирования PSpice автоматически создает компоненты X, которые ссылаются на эти подсхемы каждый раз, когда необходимо преобразовать цифровой или аналоговый сигнал. Обычно вы не должны непосредственно использовать эти подсхемы. Однако если вам необходимо добавить новые подсхемы AtoD или DtoA, то порядок следования узлов и их параметры должны быть такими:

AtoD:

.subckt <имя> <аналоговый узел> <цифровой узел> <узел источника> <узел земли>

+ params: CAPACITANCE = 0

DtoA:

.subckt <имя> <цифровой узел> <аналоговый узел> <узел источника > <узел земли>

+ params: DRVL=0 DRVH=0 CAPACITANCE=0

Модели входов-выходов

Модели входов-выходов (I/O) определяют имена подсхем AtoD и DtoA которые должна использовать программа PSpice, чтобы преобразовать аналоговые сигналы в цифровые или наоборот. (Модели ввода-вывода (I/O) описывают характеристики нагрузки и запуска.) До четырех имен каждой из подсхем AtoD и DtoA может быть определено в модели I/O при использовании параметров от AtoD1 до AtoD4 и от DtoA1 до DtoA4. Подсхема, которая будет фактически использована, зависит от значения параметра IO_LEVEL, приведенного в ссылке на подсхему.